基板実装や回路設計にかんするあれこれ 基板実装や回路設計にかんするwiki記事の自分用の覚え書きです

集積回路の故障率は一般的にバスタブカーブと呼ばれる確率分布に従う。バスタブカーブでは、使用開始直後に高い不良率を示す初期不良期間を経て、低い不良率を維持する偶発故障期間に移行する。劣化を加速する条件下で短時間集積回路を動作させることでこの初期不良をあぶり出す工程がバーンインである。バーンインであぶり出された初期不良は次の品質検査によって取り除かれる。
具体的には、高温下で一定時間集積回路に電流を流すことで劣化を加速している。これは、劣化を化学反応として捉えた場合、劣化速度と温度はアレニウスの式の関係に従うとの考え方によるものである。

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EEPROMやフラッシュメモリなどの記憶素子を混載した製品では、プログラムをそれらに書き込む作業も行われる。プログラムの内容を切り替えることで、同一のマスクから異なるグレードや入出端子の異なる集積回路を作り出す事ができる。またCPU等の製品で、実際に動作可能な最高速度に応じたクロック倍率を後処理で設定する事で、グレードの異なる製品を同一生産ラインから製造している。

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プロセス・ルールとは、集積回路をウェハーに製造するプロセス条件をいい、最小加工寸法を用いて表す。プロセス・ルールによって、回路設計での素子や配線の寸法を規定するデザイン・ルールが決まる。

通常、最小加工寸法はゲート配線の幅または間隔である。ゲート配線幅が狭くできれば、金属酸化物電界効果トランジスタ (MOSFET) のゲート長が短くなるから、ソースとドレインの間隔が短くなり、チャネル抵抗が小さくなる。したがって、トランジスタの駆動電流が大きくなり、高速動作が期待できる。このため、プロセス・ルールは、高速化を期待して、ゲート長のことを指す場合もある。特にDRAMプロセスでは、ゲート長はゲート配線の最小寸法を使わない場合があるし、拡散層とメタル層を導通させるコンタクトの径が最小加工寸法の場合もある。つまり、プロセス・ルールは、製造上の技術的な高度さや困難さを示す指標と言える。
プロセス・ルールが半分になれば、ダイの外部配線部を除けば、同じ面積に4倍のトランジスタや配線が配置できるため、同じトランジスタ数では4分の1の面積になる。ダイ面積が4分の1に縮小できれば1枚のウェハーから取れるダイが4倍になるだけでなく、歩留まりが改善されるためさらに多くのダイが取れる。トランジスタ素子が小さくなればMOSFETのチャネル長が短くなり、ON/OFFの閾値の電圧 (Vth) を下げられ、低電圧で高速のスイッチング動作が可能となるため、リーク電流の問題を考えなければ、消費電力を下げながら性能が向上する。 伝播遅延は次の式に表される関係に従う。

: 伝播遅延
: 負荷容量
: 電源電圧
: ゲート酸化膜厚
L : ゲート長
W : ゲート幅
: キャリア移動度
: ゲート酸化膜誘電率
: しきい値電圧[3]

プロセス・ルールは、フォトマスクからウェハーに回路を転写する半導体露光装置の光学分解能や、エッチング工程の寸法変換差の改善などで更新されてきた。プロセス・ルールの将来予測は、ムーアの法則を引用されることが多い。
半導体露光装置は非常に高い工作精度が要求され、製造の大部分が人間の手作業で行われる。ウェハーを載せるスライドテーブルは、高い水平度を実現するために非常にキメの細かい砥石で職人が磨いたレールの上に乗せられる。微細パターンをウェハー上に転写する光学系には、原子単位で表面の曲率が修正されている超高精度なレンズが用いられている。

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半導体露光装置メーカーは1社か2社の最先端半導体メーカーと共同で次の世代や次々世代の半導体露光装置を開発し、まずその半導体メーカーに向けて製造する。その開発によって生み出された装置を、2 - 3年程度後に最先端に続く半導体メーカーが量産の為に購入する頃には最先端半導体メーカーはその先の世代の試験運用をはじめる。この循環があるために演算プロセッサのプロセスルールは、350nm、250nm、180nm、130nm、90nm、65nm、45nm、32nm、22nm、14nm、10nmといった飛びとびの値になるのが普通である。最先端のプロセス・ルールは2010年時点で32nmに達していて、2012年に22nm、2014年に14nm、2016年に10nmになると予想されている。一方DRAMやフラッシュメモリのような記憶用半導体では小刻みにプロセスルールを縮小している。DRAMにおける一般的なプロセス・ルールは2007年には65nm、2008年には57nmと縮小を行い、2013年には32nmを想定している。これは、製品の急激な低価格化によって各メーカーが新規投資を控え、既存設備の改善によって生産性を向上させることが狙いである[4]。ただし最先端の微細化が要求される携帯端末向けなどには、2010年時点で25nmの製品も投入されている。
微細化によってプロセスルールが使われる光源の波長よりも短くなると、光の回折や干渉によってマスクの形とウェハー上に作られる像の食い違いが大きくなり、設計通りの回路が形成できなくなる。この問題を解決するため、回路設計にあらかじめこれらの光学効果を織り込んでおく光学近接効果補正が130nm以下のルールで行われるようになった。光学近接効果補正は、EDAによる自動化が普及している。
2020年頃には、5nmに到達し、CMOSを使った微細化の限界が訪れるとの推測されており、新しい素材・構造の研究や微細化に頼らない手段による集積度の向上も模索されている[5]。

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WSI (wafer-scale integration) は、複数のコンピュータ・システム等の全体をウェハー上に作り込み、個別のダイに切り離さずにウェハーの大きさのままで使用するという構想である[2]。現状では、1品もので、コストが非常に高額であっても良いというような特殊な用途・特殊な要求に基づき生産するような装置で採用されている。たとえば、人工衛星や天体観測望遠鏡の光学受像素子では、民生用の素子を複数個つなぎ合わせて作ると歪みや隙間が生ずるので、1枚のウェハーの全面を使用した物が作られている。

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