基板実装や回路設計にかんするあれこれ 基板実装や回路設計にかんするwiki記事の自分用の覚え書きです

プロセス・ルールとは、集積回路をウェハーに製造するプロセス条件をいい、最小加工寸法を用いて表す。プロセス・ルールによって、回路設計での素子や配線の寸法を規定するデザイン・ルールが決まる。

通常、最小加工寸法はゲート配線の幅または間隔である。ゲート配線幅が狭くできれば、金属酸化物電界効果トランジスタ (MOSFET) のゲート長が短くなるから、ソースとドレインの間隔が短くなり、チャネル抵抗が小さくなる。したがって、トランジスタの駆動電流が大きくなり、高速動作が期待できる。このため、プロセス・ルールは、高速化を期待して、ゲート長のことを指す場合もある。特にDRAMプロセスでは、ゲート長はゲート配線の最小寸法を使わない場合があるし、拡散層とメタル層を導通させるコンタクトの径が最小加工寸法の場合もある。つまり、プロセス・ルールは、製造上の技術的な高度さや困難さを示す指標と言える。
プロセス・ルールが半分になれば、ダイの外部配線部を除けば、同じ面積に4倍のトランジスタや配線が配置できるため、同じトランジスタ数では4分の1の面積になる。ダイ面積が4分の1に縮小できれば1枚のウェハーから取れるダイが4倍になるだけでなく、歩留まりが改善されるためさらに多くのダイが取れる。トランジスタ素子が小さくなればMOSFETのチャネル長が短くなり、ON/OFFの閾値の電圧 (Vth) を下げられ、低電圧で高速のスイッチング動作が可能となるため、リーク電流の問題を考えなければ、消費電力を下げながら性能が向上する。 伝播遅延は次の式に表される関係に従う。

: 伝播遅延
: 負荷容量
: 電源電圧
: ゲート酸化膜厚
L : ゲート長
W : ゲート幅
: キャリア移動度
: ゲート酸化膜誘電率
: しきい値電圧[3]

プロセス・ルールは、フォトマスクからウェハーに回路を転写する半導体露光装置の光学分解能や、エッチング工程の寸法変換差の改善などで更新されてきた。プロセス・ルールの将来予測は、ムーアの法則を引用されることが多い。
半導体露光装置は非常に高い工作精度が要求され、製造の大部分が人間の手作業で行われる。ウェハーを載せるスライドテーブルは、高い水平度を実現するために非常にキメの細かい砥石で職人が磨いたレールの上に乗せられる。微細パターンをウェハー上に転写する光学系には、原子単位で表面の曲率が修正されている超高精度なレンズが用いられている。

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